LPDDR4协议规范之（二）复位和上电初始化

导读
1. Voltage Ramp and Device Initialization
1.1精简如下：（太长不看版）
2. Reset Initialization with Stable Power
3. Power-off Sequence

导读

LPDDR4内部的复位分为三种情况，分别是冷启动，冷重启和热重启。
Cold Boot指的是LPDDR4协议规范中的Voltage Ramp and Device Initialization，即上电时电源尚处于爬升阶段时进行的复位操作。应用于初次开机和长时间运行系统老化的问题。在冷启动过程中，内存控制器和LPDDR4的所有系统都会进行完整的初始化操作，LPDRR4无法保存上一次的数据，并且包含完整的初始化过程中和调驯（Training）,时间较长。冷重启即LPDDR4协议规范中所述的Reset Initialization with Stable Power，是有系统稳定运行时由硬件启动的复位操作。冷重启是Controller、PHY和LPDDR4 SDRAM都需要重启，但是不需要Training操作，耗时相对较短，但是数据仍然会丢失。热重启即软件启动，即Controller和PHY的重启，但是SDRAM处于自刷新模式，不会丢失数据。
1. Voltage Ramp and Device Initialization

以下摘录自LPDDR4协议规范，（精简版在下面）以下顺序将用于为LPDDR4设备供电。除非另有说明，否则这些步骤是强制性的。请注意，所有通道的加电顺序必须同时进行。
1.通电时（在Ta之后），建议RESET_n为LOW（≤0.2x VDD2），所有其他输入必须在VILmin和VIHmax之间。当RESET_n保持为低电平时，器件输出保持在高阻态。表1中提供了电源电压斜坡要求。VDD1必须同时或早于VDD2斜坡。 VDD2必须同时或早于VDDQ斜坡上升。

2.电压斜坡（Tb）完成后，必须将RESET_n保持为低电平。在电压上升期间，DQ，DMI，DQS_t和DQS_c的电压电平必须在VSSQ和VDDQ之间，以避免闭锁。在电压斜坡期间，CKE，CK_t，CK_c，CS_n和CA输入电平必须在VSS和VDD2之间，以避免闩锁。
3.从Tb开始，RESET_n必须至少保持tINIT1（Tc）的低电平，之后RESET_n可以置为高电平（Tc）。 RESET_n无效前至少10ns，要求CKE设置为低电平。所有其他输入信号为“无关”。
4. RESET_n无效（Tc）后，至少等待tINIT3才能激活CKE。在CKE变为活动状态（Td）之前，必须为tINIT4启动并稳定时钟（CK_t，CK_c）。当控制器激活CKE时，要求CS保持低电平。
5.将CKE设置为高电平后，至少等待tINIT5发出任何MRR或MRW命令（Te）。对于MRR和MRW命令，时钟频率必须在为tCKb定义的范围内。在适当配置系统之前，某些AC参数（例如tDQSCK）可能具有宽松的时序（例如tDQSCKb）。
6.完成所有MRW命令以设置上拉，下拉和Rx终止值之后，DRAM控制器可以向存储器（Tf）发出ZQCAL启动命令。该命令用于在过程，电压和温度范围内校准VOH电平和输出阻抗。在不止一个LPDDR4 DRAM器件共享一个外部ZQ电阻的系统中，控制器不得与每个LPDDR4器件的ZQ校准序列重叠。在tZQCAL（Tg）之后必须完成ZQ校准序列，并且必须发出ZQCAL Latch命令以将DQ驱动程序和DQ + CA ODT更新为校准值。
7.满足tZQLAT（Th）之后，应通过发出MRW命令（命令总线训练模式）来对命令总线（内部VREF（CA），CS和CA）进行高速操作训练。该命令用于校准设备的内部VREF并将CS / CA与CK对齐以实现高速操作。 LPDDR4器件将使用配置用于低速操作的接收器上电，并且VREF（CA）设置为默认出厂设置。在完成命令总线训练之前，可能无法以高于tCKb的时钟速度进行正常的设备操作。注意：命令总线训练MRW命令使用CA总线作为校准数据流的输入，并在DQ总线上异步输出结果。有关如何进入/退出训练模式的信息，请参见MRW 4.29（项目1）。
8.在命令总线训练之后，DRAM控制器必须执行写均衡。当MR2 OP [7]为高（Ti）时，启用写平整模式。有关写平衡输入和退出序列的详细说明，请参见4.31，模式寄存器写WR平衡模式。在写均衡模式下，DRAM控制器将写DQS_t / _c时序调整到LPDDR4器件识别具有所需写等待时间的写DQ数据突发开始的点。
9.写入均衡后，应使用MPC训练命令并通过发出MRW命令来调整VREF（DQ）（Tj），对DQ总线（内部VREF（DQ），DQS和DQ）进行高速操作训练。 LPDDR4器件将通过配置为低速运行的接收器上电并将VREF（DQ）设置为默认出厂设置上电。在完成DQ总线培训之前，不得尝试以高于tCKb的时钟速度进行正常的设备操作。 MPC读取校准命令与MPC FIFO写入/读取命令一起使用以训练DQ总线而不会干扰存储器阵列的内容。有关DQ总线培训序列的详细信息，请参见DQ总线培训部分。
10.在Tk时，LPDDR4器件已准备就绪，可以正常运行，并且可以接受任何有效的命令。此时应再写入以前未设置为正常工作的任何其他寄存器。

1.1精简如下：（太长不看版）

（1）电源斜升阶段，供电必须在20ms内达到稳定
（2）断言reset_n信号并且至少持续200微秒
（3）在reset_n取消前10ns，保证CKE（时钟使能信号）为低
（4）释放复位且至少2ms后，可以断言CKE信号，但必须保证在这之前CK已经存在并且至少持续5个时钟周期。
（5）配置模式寄存器
（6）进行ZQ长校准
（7）调驯Training
（8）执行写均衡操作
（9）写均衡后，继续进行Training操作（训练的时序可能是不固定的）
（10）LPDDR4 SDRAM器件已就绪
2. Reset Initialization with Stable Power

1.需要复位时，随时将RESET_n设置在0.2 x VDD2以下。 RESET_n需要保持最小tPW_RESET。在取消激活RESET_n之前，必须将CKE拉低至少10 ns。
2.重复上述Voltage Ramp and Device Initialization中的步骤4至10。
3. Power-off Sequence

需要执行以下步骤关闭设备电源。
断电时，CKE必须保持为低电平（≤0.2X VDD2），所有其他输入必须在VILmin和VIHmax之间。 CKE保持为低电平时，器件输出保持在高阻态。在电压上升期间，DQ，DMI，DQS_t和DQS_c电压电平必须在VSSQ和VDDQ之间，以避免闩锁。电压斜坡期间，RESET_n，CK_t，CK_c，CS和CA输入电平必须在VSS和VDD2之间，以避免闩锁.Tx是任何电源降至低于指定最小值的点.Tz是所有电源均处于低于300mV。 TZ之后，设备将关闭电源
————————————————
版权声明：本文为CSDN博主「YJFeiii」的原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接及本声明。
原文链接：https://blog.csdn.net/YJFeiii/article/details/105470451